1. 从“伦敦呼唤”说起一场关于摩尔定律的行业预判十多年前一篇来自EE Times的评论文章《London Calling: Moore’s Law fail at NAND flash node》在半导体圈内激起了不小的涟漪。文章的核心观点直指产业心脏闪存巨头SanDisk在其1Y代NAND闪存工艺上将最小特征尺寸停留在了19纳米与其前代1X工艺相同。这在当时被视为一个强烈的信号——那个驱动了半导体产业半个多世纪的“摩尔定律”其物理缩放Geometric Scaling的引擎在存储领域可能第一次真正地“失速”了。今天回看这篇文章更像是一个精准的预言。它捕捉到的不是一次偶然的技术延迟而是整个行业从二维平面缩放向三维立体架构、从纯粹追求线宽缩小向系统级设计优化转型的关键拐点。对于身处芯片设计、制造或存储领域的工程师和决策者而言理解这个拐点背后的技术逻辑、经济考量和产业演变其价值远超一个新闻事件本身。它关乎技术路线的选择、研发资源的分配乃至对未来十年存储形态的前瞻。本文将深入拆解这一事件不仅还原当时的技术背景与争议更会结合其后十年产业发展的实际轨迹剖析NAND闪存乃至整个半导体行业如何应对“后摩尔时代”的挑战。我们会探讨从2D NAND到3D NAND的跃迁背后的物理与工程难题分析“等效缩放”与“设计优化”如何成为新的增长引擎并最终思考当晶体管的密度增长不再单纯依赖于光刻机的精度时创新的主战场究竟转向了何处。2. 事件核心SanDisk 1Y节点的“原地踏步”与产业震动2.1 工艺节点命名的迷雾与“1X、1Y、1Z”的玄机要理解2013年那则新闻的冲击力首先得厘清当时半导体工艺节点命名已然混乱的语境。传统的工艺节点如90nm、65nm、28nm大致对应着芯片上晶体管栅极的最小物理长度或后来等效的金属半间距。然而进入20纳米以下后由于技术复杂度和营销考量这个数字与实际物理尺寸的关联越来越弱“等效节点”的概念大行其道。在NAND闪存领域情况更为特殊。当工艺进入10-19纳米区间时业界引入了“1X”、“1Y”、“1Z”这套新的命名体系。顾名思义1X代表第一个位于10-19纳米范围内的世代1Y和1Z则预期是后续更小的世代。大家默认的预期是每一代都应该带来特征尺寸的进一步微缩从而在单位面积上集成更多存储单元降低每比特成本——这是摩尔定律在存储领域的直接体现有时也被称为“闪存版的摩尔定律”或“黄氏定律”。因此当SanDisk宣布其1Y世代仍然采用19纳米制程时无异于公开承认在从1X到1Y的演进中最核心的物理尺度缩放暂停了。这直接挑战了产业持续微缩的惯性认知。2.2 技术背后的经济账四重 patterning 的成本深渊SanDisk及其制造伙伴东芝为何选择“原地踏步”根本原因在于经济性。要将特征尺寸从19纳米推向15纳米乃至更小在当时的技术条件下主流路径是依赖多重曝光技术。技术注解多重曝光Multi-Patterning当光刻机当时主要是193nm浸没式光刻的分辨率极限无法直接刻画出所需的精细图形时工程师们发明了“化整为零”的方法。以**四重图案化Quadruple Patterning**为例它需要将原本一层的电路图案分解成四套掩模版通过四次曝光、刻蚀的循环来最终形成目标图形。这虽然从物理上实现了更小的线宽但也带来了巨大的代价制造成本飙升掩模版数量翻倍且每一套都极其昂贵光刻、刻蚀等工艺步骤数增加直接拉长了生产周期Cycle Time降低了设备产能。工艺复杂度与良率风险四次对准叠加任何微小的误差都会累积导致图形缺陷严重影响芯片良率。对NAND闪存这种对缺陷极度敏感的高密度器件良率损失是致命的。设计复杂度增加设计工具和流程必须适应复杂的多重图案化分解增加了设计时间和成本。对于NAND闪存这种标准化、大宗化的“商品”型芯片其利润空间被市场竞争挤压得相对较薄。推动至15纳米节点所需的巨额新增投资更贵的设备、更低的初始良率、更长的研发周期很可能无法通过后续的成本节约来收回。简单算一笔账如果采用四重图案化导致芯片制造成本增加50%但芯片面积仅缩小了30%由于缩放因子和设计规则限制面积缩小并非线性的那么每比特成本反而可能上升。这与摩尔定律“每比特成本持续下降”的核心经济驱动力背道而驰。因此SanDisk的决策是一次清醒的经济权衡在现有19纳米工艺平台上通过其他非几何缩放的手段来提升竞争力比强行推进至下一个高风险的几何节点更为明智。2.3 “设计优化”的胜利25%的面积缩减从何而来既然不缩放线宽SanDisk宣称的“通过设计改进使存储单元面积缩小约25%”是如何实现的这体现了“后缩放时代”半导体创新的一个重要方向微架构与设计技术的优化。虽然原文未给出具体细节但结合当时及后续的行业技术发展我们可以推断出几种可能的设计优化手段存储单元阵列架构革新NAND闪存的基本单元是浮栅晶体管。通过优化单元之间的隔离技术、调整源极/漏极接触孔的布局、或采用更紧凑的接触孔共享方案可以在不改变最小线宽的前提下减少每个单元所占的“无用”面积提高阵列效率。外围电路的精简与整合芯片上并非所有区域都是存储阵列。负责地址解码、读写控制、电荷泵产生高压的外围电路也占据相当面积。通过改进模拟电路设计、采用更高效的解码器架构、或者将部分功能模块进行3D堆叠虽然不是整体的3D NAND但可以在局部使用可以压缩外围电路的面积占比从而在整体上提升存储密度。多值存储技术的深化从SLC1bit/cell到MLC2bit/cell再到TLC3bit/cell通过在每个物理单元中存储更多比特信息是提升密度最有效的方式之一。1Y世代可能进一步优化了电荷俘获与控制、电压感应等电路使得在多值存储下的可靠性和性能达到商用要求等效于增加了密度。这些优化本质上是在工艺平台的“物理约束”下通过电路和系统设计的智慧挖掘潜在的“面积红利”。它标志着创新重心从纯粹的工艺驱动转向了工艺与设计协同优化的新阶段。3. 摩尔定律的“形”与“神”一场关于定义的辩论SanDisk的事件引发了一个深层次的讨论什么才算是“摩尔定律”的延续这涉及到对定律本身“形”与“神”的理解。3.1 戈登·摩尔的原始观察与产业共识戈登·摩尔在1965年的论文中最初观察到的是集成电路上可容纳的晶体管数量大约每年翻一番后修正为每两年。其核心是集成密度的指数增长并隐含了每个晶体管成本随之下降的经济学结果。在很长一段时间里实现密度翻倍最直接、最有效的手段就是几何尺寸缩放让晶体管变得更小。因此工艺节点演进成为了摩尔定律最直观的“形”。然而摩尔本人也强调这更多是一个基于技术演进和经济可行性的观察与预测而非物理定律。产业界将其奉为“定律”并形成“两年一代”的研发节奏使其成为一种自我实现的预言整个产业链——从设计公司、晶圆厂到设备商——都依据这个节奏规划投入从而合力推动其实现。3.2 “精神”上的背离当缩放不再是唯一路径SanDisk的案例之所以引发“摩尔定律失效”的担忧正是因为它动摇了“几何缩放”这个最经典的实现形式。批评者认为如果不再追求线宽的缩小而仅仅依靠设计优化、多值存储或封装堆叠来提升密度那就违背了摩尔定律的“精神”——即通过基础制造技术的革命性进步来驱动产业。但支持者也可以反驳摩尔定律的终极目标是经济目标成本下降、性能提升而非手段几何缩放。只要最终实现了晶体管或存储单元数量/密度的持续增长和每比特成本的持续下降无论通过何种技术手段3D堆叠、新器件结构、设计优化都算是对定律的延续。英特尔后来提出的“超摩尔定律”More than Moore概念也正是为了涵盖那些通过功能多样化、系统集成等方式提升价值而非单纯追求微缩的技术路径。这场辩论没有绝对的对错但它清晰地揭示了一个事实单纯依靠二维平面几何缩放的道路已经越走越窄代价越来越高。产业必须寻找新的“密度提升引擎”。而2013年的这个事件正是传统引擎出现故障的早期警报。4. 破局之路从2D平面到3D立体的战略转向面对二维缩放的困境产业早已在探索根本性的解决方案。SanDisk在1Y节点上的犹豫从另一个角度看正是为了给更具颠覆性的技术——3D NAND闪存——争取更多的研发时间和资源。4.1 3D NAND原理与降维打击2D NAND是在硅片平面上拼命缩小单元尺寸如同在平地上不断修建更密集的平房。而3D NAND的思路是“向天空发展”在硅片上垂直堆叠多层存储单元如同建造摩天大楼。其核心制造工艺是沉积与刻蚀交替沉积多层导体字线和绝缘体薄膜形成一个巨大的立体堆栈。打通垂直通道使用高深宽比刻蚀技术从上到下打穿整个堆栈形成一个深孔。填充与成型在深孔内依次沉积存储层电荷陷阱层、隧道层和多晶硅沟道最终形成垂直串连的多个存储单元。这种架构的优势是革命性的摆脱几何缩放依赖密度提升主要取决于堆叠的层数32层、64层、128层……而非单层内的最小线宽。这直接绕过了多重曝光带来的成本和复杂性。更大的单元尺寸由于不再追求极限微缩每个存储单元的物理尺寸可以做得更大从而显著改善数据的保持特性、耐久性和读写性能。更简单的工艺步骤虽然初始工艺开发难度极大但一旦成熟其制造流程可能比需要多重图案化的先进2D工艺更简洁、可控。4.2 为何2013年时3D NAND未能立即接棒既然3D NAND如此美好为何SanDisk等厂商在2013年仍纠结于2D节点的优化原因在于巨大的产业化门槛极高的工艺难度在高达数十比一的深宽比孔洞中均匀地沉积纳米级厚度的多层薄膜是前所未有的材料与工艺挑战。任何不均匀都会导致存储特性不一致良率归零。全新的制造设备需要开发全新的高深宽比刻蚀机、薄膜沉积设备投资巨大。未知的可靠性这种全新的立体结构其数据保持能力、循环擦写次数、长期可靠性都需要经过漫长的验证。成本拐点未到在初期堆叠层数不高时3D NAND的制造成本可能远高于成熟的2D NAND。只有当堆叠层数足够多使单位面积成本优势显现时才有经济替代的动力。因此2013年的产业状态是2D路径已看到尽头但3D路径尚未完全铺平。SanDisk在1Y节点的“设计优化”可以看作是在两条道路之间搭建一座临时的桥梁为3D NAND的最终量产争取宝贵时间。事实上就在该事件后不久三星率先量产了第一代3D V-NAND随后英特尔/美光、东芝/闪迪即SanDisk等也纷纷跟进开启了存储技术的新纪元。5. 延伸影响逻辑芯片的并行困境与异构集成NAND闪存遭遇的缩放瓶颈并非孤例。在同一时期逻辑芯片CPU、GPU等的先进制程也面临着类似的挑战只是表现形式不同。5.1 FinFET与“等效节点”的文字游戏在20纳米以下平面晶体管的漏电问题已无法控制。为此英特尔在22纳米节点引入了FinFET鳍式场效应晶体管技术通过将沟道竖立起来形成“鱼鳍”状实现了更好的栅极控制和更低的功耗。这项技术是成功的但它也带来了副作用。为了继续沿用“节点缩小”的营销话语行业出现了所谓的“等效节点”。例如某代FinFET工艺的后端互联金属布线可能仍基于20纳米的技术但凭借FinFET结构带来的性能提升它被宣称为“16纳米”或“14纳米”工艺。这造成了节点名称的混乱也暗示着纯粹依靠尺寸缩放带来的性能/功耗收益正在衰减。5.2 成本飙升与“硅经济”的变迁更严峻的是经济问题。如评论中Chipguy1所指出的从28纳米到20纳米芯片面积缩小可能只有35%而非理想的50%而从20纳米到16纳米在某些设计中甚至出现了零面积缩减但晶圆制造成本却大幅上升。这意味着对于许多芯片设计公司来说迁移到最新工艺节点可能不再带来“每晶体管成本”的下降反而会上升。这直接动摇了摩尔定律的经济根基。这种“硅经济”的变迁迫使产业思考新的价值创造方式。当单一芯片的工艺推进变得不经济时通过先进封装和异构集成将不同工艺、不同功能的芯片如先进逻辑芯片、成熟工艺的模拟芯片、存储芯片等集成在一个封装内成为了更具吸引力的路径。这就是Chiplet芯粒技术和2.5D/3D封装技术近年来蓬勃发展的背景。它们不再追求所有晶体管都在同一工艺下微缩而是追求系统级的性能、功耗和成本最优。6. 工程师视角在“后摩尔时代”的生存与发展指南对于一线工程师和技术管理者而言摩尔定律的放缓或转型不是一个遥远的哲学问题而是直接影响日常工作和技术决策的现实。6.1 设计思路的转变从“等工艺”到“榨干工艺”过去设计工程师很大程度上依赖于新一代工艺节点带来的“免费午餐”更快的速度、更低的功耗、更小的面积。现在这种红利正在消失。工程师需要更深入地进行架构级创新思考如何通过算法、微架构的重构来提升能效比而不仅仅是等待工艺升级。拥抱软硬件协同设计针对特定工作负载如AI推理定制硬件加速器即使采用并非最先进的工艺也能获得极致的效率。极致优化物理设计在给定的工艺节点上通过更精细的布局布线、功耗管理、信号完整性分析挖掘最后一点性能潜力。6.2 技术选型的新考量工艺 vs. 封装 vs. 系统在选择技术路径时需要建立更全面的评估框架考量维度传统思路摩尔定律主导新思路后摩尔时代性能提升首选迁移至最新工艺节点评估架构优化、专用加速器、Chiplet异构集成成本控制依赖节点缩放降低单位成本综合权衡工艺成本、封装成本、系统总成本可能选择“够用”的成熟工艺开发周期与风险跟随行业节奏风险相对明确评估先进工艺的良率风险、新封装技术的成熟度、供应链复杂性差异化竞争工艺领先是主要壁垒系统集成能力、软件生态、垂直优化成为新壁垒6.3 关注新兴器件与材料虽然短期内3D NAND和FinFET仍是主流但长远看产业仍在探索更底层的突破。例如新型存储技术如阻变存储器ReRAM、相变存储器PCM、磁存储器MRAM等它们具有更快速度、更高耐久性、更低功耗的潜力可能在未来特定领域替代或与NAND/DRAM共存。新晶体管结构如环栅晶体管GAA作为FinFET的继承者能提供更好的静电控制是2纳米及以下工艺的候选技术。新材料高迁移率沟道材料如锗、III-V族化合物、新型栅极介质等用于进一步提升晶体管性能。工程师需要保持对这些前沿技术的关注理解其原理和潜在应用场景为未来的技术转型储备知识。回望2013年那篇题为《London Calling》的文章它发出的警报是准确的。摩尔定律以几何缩放为标志的“经典时代”确实在接近尾声。但这绝不意味着创新的终结而是标志着半导体产业进入了一个更加多元、复杂和充满系统级智慧的“新常态”。从2D到3D的存储革命从平面到FinFET的器件革新从单芯片到Chiplet的系统集成无一不是对“后摩尔时代”挑战的回应。对于从业者而言最重要的启示或许是不能再将技术进步的希望完全寄托于工艺工程师的尺寸微缩。相反需要电路设计、架构设计、软件算法、封装测试等全链条的工程师进行更紧密的协同创新在系统层面寻找最优解。那个依靠单一维度驱动就能轻松前进的时代已经过去未来属于那些能够驾驭多维技术、进行全局优化的思考者和实践者。