ARTIX-7 FPGA 核心板学习之FPGA Xilinx 7 series 命名规则

示例IO_L3P_T0_DQS_AD5P_35[功能]_[位置]_[时序组]_[特殊用途]_[差分对]_[所属BANK]功能IO普通用户 IO 引脚User I/O用于连接外设、DDR3、LVDS 等不是专用配置 / 电源 / 时钟脚。其他常见标识JTAGTCK/TMS/TDI/TDOT - test 时钟/模式选择/数据输入/数据输出PROGRAM_B/INIT_B/DONE配置专用脚VCCINT/VCCAUX/VREF电源 / 参考电压脚L3P / L3N位置 差分对标识Lx表示在 BANK 内的物理位置编号比如L3表示第 3 组差分对。P/N差分信号的正负端P Positive差分正极N Negative差分负极T0/T1时序组Timing GroupTx表示该引脚属于 BANK 内的时序组 T0/T1/T2/T3作用7 系列 FPGA 的每个 IO BANK 会分成多个时序组如 T0/T1同一时序组内的引脚共享相同的时钟和延迟约束方便DDR3等高速总线做等长和时序优化,布线时同一组的 DQ/DQS/DM 必须严格等长DDR3 的同一字节组的 DQS/DQ/DM 必须放在同一个时序组内DQS特殊用途标识DQSData StrobeDDR3 专用数据选通信号这是 DDR 内存的核心差分信号用来同步数据采样属于高速差分信号看到DQS就知道这对引脚是给 DDR3 用的必须做差分 100Ω 阻抗匹配和严格等长其他常见特殊标识CLK差分时钟脚SRCCSingle-Region/MRCCMulti-Region全局时钟专用脚外部晶振 → FPGA 专用时钟引脚 → BUFG全局缓冲器 → MMCM/PLL时钟管理 → 分配到内部逻辑MMCM/PLL对时钟进行倍频、分频、移相是 FPGA 里做高速时序的核心BUFG把单一时钟信号扇出到整个芯片保证 Skew偏斜最小SRCC 没有 BUFMR 多区域专用缓冲通路无法高效跨多个远距离时钟区域。主时钟、DDR3、GTP 参考时钟可以跨区→ 优先找MRCC引脚低速外设时钟、对 Skew 不敏感的信号、不跨区→ 可以用SRCCDM数据掩码脚VREF参考电压脚AD5P/AD5N辅助标识部分封装会带ADxP/ADxN表示该引脚同时可以作为 XADCFPGA 内置模数转换器的差分输入通道AD5P/AD5NXADC 通道 5 的差分正负端说明这对 DQS 引脚除了做 DDR3 数据选通还可以复用为 XADC 模拟输入但实际工程中 DDR3 场景不会这么用部分封装会省略这一段直接写成IO_L3P_T0_DQS_35_35所属 BANK 编号末尾的数字_35表示该引脚属于BANK35你这四个引脚全是_35说明它们都在 BANK35DDR3 专用 HP-BANK这个是最关键的信息决定了引脚的电压域、支持的 IO 标准、布线规则常见例子_0→ BANK0配置 BANK_13→ BANK13通用 HR-BANK_34/_35→ DDR3 专用 HP-BANK